摘要：本文介绍了微电路的几种高密度封装，着重介绍当今最盛行的多芯片封装(MCP)、新的片内系统(SIP)及三维封装等，并指出这是一种实现片上系统的变通方法。

关键词：封装；高密度；多芯片；三维

中图分类号：TN305．94 文献标识码：A

推动微电子技术不断创新飞速发展的原动力无疑是电子装置的小、轻、便携、可靠、便宜的永恒要求。历史与现实均证明：实现这些要求的技术手段，不容置疑地是以半导体集成包括设计、制造、封装、测试、装配等为核心的新技术、新材料、新工艺的不断发展，甚至是革命性的突破。

半导体集成技术已成为微电子的基础，是其最活跃最有生命力而令人兴奋不已的一个分支；与之相适应的，微电子封装亦成为一个日新月异、欣欣向荣的工业领域。

微电子封装走过一段不寻常的历史。可分为四个阶段：二十世纪七十年代的双列直插(DIP)、引线键合、在印制板上通孑L连接；八十年代的表面贴装(SMT)；九十年代的焊球阵列(BGA)，最近的壳内系统或系统封装(SIP)。从观念上也发生了革命性的变化。如今，已从过去的单纯的封装壳体(PACKAGE)概念，演变成与被封装体不可分割的一部分，即成为半导体器件性能的组成部分--"封装"已渗透到被封装体内(称之谓PACKAGING)。

试想，大约30多年前，一个64kb的磁芯存贮器约有两个冰箱大；而今256Mb的芯片只有拇指甲大小。早期一个25mm2的硅片上只有一个晶体管；今天一个17mm2的硅片上含有50M以上的晶体管电路。当初，12．7mm的陶瓷模块有16只引脚，只能封装一个上述的单晶体管及几个厚膜电阻器；现在多层陶瓷模块大致为5×645．16mm2以上，可包含3千万-五千万个晶体管芯片且有3000只以上的引脚。最早装配板为线绕的双板对，今天已超过30层可有几个板对。互连技术从最初的16引脚25mm间距的模块到今天的32mmBG／L模缺有1．27mm引脚间距及42mmCGAR有1．00mm间距，而CSP及微型BGA的引脚间距约是0．5mm。

不难看出，这是一幅充满了进步、变革及革命的历史画卷。

高密度封装正是生长在封装历史巅峰的一朵奇葩。

1定义

对高密度封装目前尚无统一的定义，有人以I／0间距或互连间距来确定；有人则认为：任一封装壳体，只要它必须与芯片一起设计以完成所需的性能即属高密度封装。

2芯片-衬底界面

一般，芯片封装时需先装在衬底上。在高密度封装领域，连接它们的方法主要是倒装焊，即DCA。需用凸点技术。这又有几种选择。一是金凸点，这是用金丝球焊机形成的，适合周边I／0及较大的凸点；二是锡凸点，这是最传统的使用最广的；三是导电性环氧树脂凸点，它的优点是工艺步骤少，加工温度低于160℃，因而可使用更便宜的衬底，还可以用网印的办法制作125μm间距的75μm的凸点。而若网印锡凸点则间距需250μm，凸点高度为125μm。

3高密度封装

3．1 MCM

多芯片模块：封装内至少含两个VLSI芯片。以衬底材料及互连线制作方法不同而分成三种基本结构，即MCM-D-硅衬底淀积薄膜互连线；MCM-C-陶瓷衬底厚膜互连；MCM-L-迭层印制板。在此基础上派生出许多变种。如MCM-C／D、MCM-L／D、MCM-E／F和MCM-L／D等。

MCM主要用在有高可靠性要求的高性能装置上。随着其KGD主要障碍的突破，应用范围及数量都有飞速的增长。但价格昂贵，尚未进入大批量供货市场。

3．2 CSP

芯片级封装：封装后的芯片只比原芯片略微大一点。把它们安装在衬底上时，显然就省面积了，因而使系统尺寸变小，从系统观点看，无疑是一种高密度封装方法，而且它还是圆片级封装的技术基础。

现在已有上百种的CSP产品。

3．3 WLP

圆片级封装：凡是封装及互连均是在大圆片被锯开前完成的，且不需再装壳而直接装在最终衬底上的器件均属此。涉及到的工艺技术有内连线重新布置、凸点、CSP等。

在3D层迭封装中可以把几个大圆片叠在一起后再锯开。

目前最热门的主攻方向。

3．4 SOC

片上系统或系统级芯片：随着半导体集成工艺的进步，在同一硅片上实现逻辑的(数字的)、模拟的电路功能同时集成已成为可能。这当然会提高封装密度，但设计、制作成本昂贵，且一旦个别性能参数需调整时，必须重新设计，其费用、周期均是不宜被接受的。


3．5 SIP

壳内系统或系统级封装：是在SOC基础上发展起来的一种新技术。它是把一个或多个半导体裸芯片及可能的无源元件构成的高性能模块装在一个封装壳内，包括把这些芯片层叠在一起，且具备一个系统的功能。因而可以实现较高的性能密度，集成尺寸大的无源元件及最有效而又最便宜地使用硅组合，从而缩短交货周期。具有明显的灵活性及适应性。

美国乔治亚技术研究所的封装研究中心(PRC)推荐的一种封装结构称之谓单级集成模块(SLIM-Single level integrated module)可视为其一种高档模式。见图1。它把介质、导体、电容器、电阻器、光电子(如波导)等集成在一起，封装效率可提高约80%。



3．6 MCP

多芯片封装：把几个器件安装在同一个标准外壳中，可以看作是一个复杂的IC，因为这些元件芯片逻辑上是一个整体但又不是一个单一芯片。

按照不同的应用，它可以是一个带有GaAs射频混频器／驱动器的模拟放大器或是带有外部寄存器的处理器，甚或是处理器、存贮器及存贮控制器彼此装在一个"微型板"上再装到电路板上成为便携式计算应用之一部分。

MCP主要用在消费领域，不必密封也不需承受机械冲击考核。常用叠层衬底，因为较便宜。

随着性能的复杂，功能的增多，芯片尺寸变得愈来愈大。这带来一系列问题。比如片上布线太长，导致传输速度下降，若用"肥胖型"连线来补偿线长度的增加则又需要增加金属层层数。再如一个单个的缺陷就可以把一个整个芯片报废，还有，由于圆片周边?quot;瓷砖"效应，即弧形边，会损坏器件的性能，芯片愈大，浪费愈多。如果把一个大芯片上包含的功能分成几个小一点的芯片来实现，上述问题均迎刃而解。就走线长度而言，片上走线显然短了，片间连线由于是布在衬底上，可以做的宽一些，厚一些，而且只要布局合理，连线也不会长，从而降低其电阻，也就减少了传输损耗，性能可明显改善。当片上线长达5-6mm时，就应将其离片布置。

合理的芯片最大尺寸应是(15×15)mm2，一旦，边长大于15mm，成品率将大幅度下降。

前述的便携式计算应用MCP就是一个1分为5的实例。(图2)

MCP中可以用CSP。



4三维方法

把z方向的空间也利用起来的显见优势备受封装设计师青睐。从最早的DIP叠层，发展到最近几年出现的把两个、三个或更多个存贮器芯片叠装在一个壳内，而把不同种类芯片叠装在同一壳内也是一种正在出现的趋势。芯片间多数用周边互连，某些是用阵列式互连，也有把芯片只是物理上连在一起而不是彼此互连，比如把三个存贮器芯片叠在一起，上面一片最小，下面一片最大，分别把它们都与封装壳体相连。(图3)





芯片彼此互连又分直接式与间接式两大类。

直接互连：存贮器叠装一面做上金属布线作为互连用，多个芯片叠装在一起成为一个有许多存贮器的单一器件，或是倒装焊连接。

间接互连：将欲叠装的芯片装在一种载体上，通过载体再与封装壳连接，这种载体可以是一种所谓的"新圆片"即圆片式载体，或是圆片上的带，也可以是种软带。

最近开发出一种圆片式的叠装技术。它的基础是从硅圆片正面内埋金属接触，加工完后从硅片背面减薄以便露出这些接触(图4)。叠装从一个带有上述穿通接触的内连柱圆片开始。这种穿透接触最后将是外部I／0。一个有器件的圆片与上述有内连柱的圆片面对面地以内连柱键合在一起，而有器件的圆片被减薄以露出其通硅接触，该接触作为凸点用。另一个有器件的圆片面向下键合在这些凸点上。如此可以据需要反复进行减薄及键合(图5)。它还可以不必在圆片上用混合工艺而实现"片上系统(SOC)"型器件。其可能包含的逻辑的、模拟的、射频和存贮器可以各自做在分离的圆片上，每一个都可以最优化，然后把它们叠装在一起。

因此，SIP、MCP与三维方法成为SOC的一种变通方法。



5高密度衬底

微孔衬底广泛地用在高性能应用领域，它们大多是有机材料构成的且多数是韧性的。做这种衬底的方法很多。例如用带有0．5μm溅射铜箔的韧性带组合而成；用金属膜工艺在衬底上做各种层；用带有PTFE材料的铜膜等。

陶瓷衬底以其尺寸稳定性好、与硅热匹配好、热导率较高、高频损耗低而仍然在高性能应用领域占有一席之地。

6集成无源元件

不论是印制板上还是多芯片封装衬底上，绝大部分的面积被无源元件所占据。这些无源元件可以做得小一点，但太小了就很难往板上或衬底上放置了。它们也可以做在芯片上，但所占用的硅面积可能太昂贵。解决办法是把无源元件埋人封装衬底中，用熟知的厚薄膜技术即可做到。

一个杰出的方法就是把它们埋人共烧陶瓷衬底中。薄膜方法更广泛被使用，溅射氮化钽(TaN)做薄膜电阻器；氧化铝、氧化钽、氮化硅和BCB均可用作电容介质材料；某些射频应用时用铜环形电感器。如SLIP那样。

也可以按阵列来集成无源元件，把所有这些无源元件放在一个小壳中，在板上放置它比放许多小的无源元件要容易。

也可以用衬底材料本身的特性来做分布滤波器。这时希望衬底材料的介电常数要高，这样滤波器可以小一点。

7 结束语

封装壳体己成为互连统一体中的一部分。互连将决定即将来临的电子系统的性能及成本。高密度封装将迎来更加灿烂光辉的明天。