在一个芯片大批量上市以前，首先必须保证可以生产并有适当的成品率。为了满足90nm及以下技术制造的要求，必须采用新的方法弥补设计与制造之间的鸿沟。Synopsys公司DFM事业部总监Srinivas Raghvendra对该领域的关键技术进行了阐述。
半导体行业正处于一个前所未有的变革时期，对"摩尔定律"的不懈追求带来了层出不穷的物理和经济挑战，而且这些挑战往往看起来是无法克服的。现在，硅元件的特征尺寸甚至是硅元件之间的间距都已经小于用于硅元件制版的光的波长。一旦制版完成，材料特性和电气特性可能会极大程度地改变芯片的性能和可靠性。
    这些光蚀刻技术和材料效应相结合，在130nm技术的加工中形成了难以逾越的难题。成品率以螺旋曲线下滑，数据量则呈指数曲线上升，掩模成本急剧增加。在这个富有挑战意义的技术转折点上，产品的生产过程比预期的速度要慢得多。展望90nm和65nm制作工艺的未来，新的光蚀刻设备、机械应力和材料效应使高的成品率更难以实现。
    毫无疑问，许多设计人员都质疑这项技术的代价是否合理。然而，在半导体制造这个全新的领域，设计人员将比以往拥有更大的机会对制造的成本和成功产生影响。
    重新看待设计Tapeout
    一般情况下，设计人员都致力于用一个已经经过仿真和验证的数据亩来进行的tapeout,以达到特定的时序性能和功耗。Tapeout的过程一般也是设计人员能够控制集成电路产品上市时间的最后环节。但是，在130nm及以下技术中，  Tapeout还不是最后的一步。
图3  以提高成品率为目的的布局（采用前和采用后）
    在该技术生产下，设计的特性会极大地影响芯片的可制造性和成品率。在大批量生产芯片上市以前，必须有适当的成品率进行生产。把这段达到所需成品率的时间和传统的出产时间相加，才是真正的产品上市时间。
    因此，希望达到先进生产工艺的设计人员应问自己两个问题：我的芯片可以制造吗?如果能够制造，是否能按所需的成品率进行制造?
    一般情况下，设计人员要回答这两个问题并不容易。成品率的问题一直存在于制造领域中。设计人员忙于解决功率、测试和时序的问题，没有时间、精力或愿望成为制造专家。但是，如果制造商要试图通过改变数据库的后GDSII认可来控制成品率，那么芯片有可能达不到期望的性能指标。对许多产品来说，设计人员和制造人员在不同的地方、不同的公司工作。因此，这两个领域之间始终存在一定隔阂。
    对于设计人员来说，尽管跨过这段隔阂考虑技术的效果几乎是不可能完成的任务，但事实上这只是在芯片设计复杂的演变进程中必然经历的下一个发展阶段。