本文介绍有机芯片载体中倒装芯片技术的优势与成长的艰难步伐。
　　近年来，倒装芯片(flip-chip)技术在广泛的应用领域经历了数量上的迅猛增长。预计这个趋势将在今后五年中继续和加速，倒装芯片元件的全球使用量预计到2001年超过三十亿个元件1。这个增长是技术从周围引线到面积排列内连接(interconnection)引线的根本转移的反映，这部分是由更高密度的电路、更高频率和更高性能所推动的。现在，倒装芯片元件用于广泛的应用领域，包括计算机、显示器、硬驱、手机、汽车、医疗器械与手表。
　　倒装芯片技术代表从诸如引线接合这样的传统接合技术在一级封装特征上的主要变化。在倒装芯片封装中，芯片是以其活性面(active side)朝向芯片载体或基板(substrate)安装的(图一)。芯片与基板之间的内连接由锡球(solder bump)组成，这些锡球大约0.003~0.005" 高，通常按面积排列，可能覆盖整个芯片表面。
 
图一、在一个典型的倒装芯片封装中，芯片通过大约3~5mil的锡球
附着于芯片载体。底部灌充用来保护锡球。
优势、特征
　　倒装芯片技术为许多今天的高频、高性能的应用提供各种优势。它允许面积排列(area-array)的内连接，也使得能够在晶片内的有源电路(active circuitry)上连接，因此提供相对高数量的内连接。倒装芯片相当于一个完全封装的芯片，其中它是由锡球下的冶金与芯片钝化层(chip-passivation layer)密封的，并提供下一级封装的内连接结构。一个安装一个合理构造的倒装芯片，安装在适当载体上用于内连接，但没有其它灌封(encapsulation)，已经可以通过所有可靠性要求，就是因为有一个芯片载体。
　　倒装芯片的另一个主要优点是自我对准(self-alignment)。当锡球回流时，焊锡内的表面张力将自我纠正芯片的小小的不对准。这个自我对准特性带来非常高的制造装配合格率。倒装芯片技术也提供低电感(inductance)，这对高频应用是很重要的。
　　倒装芯片技术的另一个重要优点是将电源带入芯片的每个象限(quadrant)的能力。这个能力提供整个芯片面积上的均匀的电流分布，这是与引线接合的周围分布相比较的。倒装芯片也减少电磁干扰(EMI, electromagnet interference)，这是射频(RF, radio frequency)应用的一个关注。最后，倒装芯片可以是一个非常低成本的内连接技术，由于消除了封装和可以减小芯片的尺寸，这节约了硅的用量。
　　对于锡球和硅芯片自身上的冶金边界层，有许多不同的结构。在IBM公司，从芯片开始，一个典型的锡球(solder bump)有一个铝焊盘，后面是1000埃(angstrom)的铬(chromium)、3000埃的铬铜、和3000~5000埃的铜。焊锡通过蒸汽来传送。较低成本的技术包括电镀(plating)、植球(stud bump)和锡膏的模板印刷。本文将重点放在封装的问题与特征，参考文献1提供了对不同锡球技术和边界层冶金学的技术总结。
机械、温度特性
　　倒装芯片技术已经由IBM和其它公司广泛地使用了30多年。虽然主要应用传统上是在陶瓷芯片载体，但是在倒装芯片中许多最近的增长是在成本较低的有机(organic)载体。这个增长已经变得可能了，因为已经有适当的底部灌充(underfill)材料来减轻由于硅芯片与PWB材料之间在温度膨胀系数(CTE, thermal coefficient of expansion)上较大差别所产生的热应力。陶瓷和有机芯片载体具有不同的特性，要求在产品设计中不同的考虑。
　　陶瓷芯片载体(Ceramic Chip Carrier)
　　原来，使用的倒装芯片是在陶瓷上没有底部灌充。在这种条件下主要的机械问题是焊锡的疲劳寿命，这是由于大约3ppm(parts per million)CTE的芯片与大约6.5ppm CTE的陶瓷之间的不匹配所引起的。由于封装经受温度循环，焊锡将受到剪切应力，造成最终失效。焊锡疲劳是焊接点中性点距离(DNP, Distance from the Neutral Point)的函数，焊接点中性点通常是芯片的中心。随着DNP的增加，疲劳寿命减低。通常，DNP识芯片尺寸的函数，因此，随着芯片尺寸逐年增加，使用底部灌充来改善寿命已变成必要。
　　底部灌充材料基本上是高分子材料，其温度膨胀系数与焊锡的(20~30ppm)兼容或更低。底部灌充材料应该对芯片和芯片上的钝化层，以及对基板有很好的粘性。这样，底部灌充材料可减少焊锡内的剪切应力，因此大大地改善疲劳寿命。剪切应力的减少造成该封装弯曲的增加，在陶瓷封装的情况下不会引起重大关注。参考文献2详细地讨论了在陶瓷载体中底部灌充对倒装芯片可靠性的影响。
　　在陶瓷载体上非灌充的倒装芯片技术的问题是对芯片施加机械载荷，它造成载荷转移到锡球，反过来减少疲劳寿命。这个问题导致了温度管理方案，它提供从芯片背面的良好的温度路线，而不对芯片本身施加太大的机械载荷。这个温度管理的例子包括热脂(thermal grease)和IBM导热模块，它有一个金属(铝或铜)活塞对芯片施加小的受控制的压缩载荷。底部充胶(underfill)的出现减少了有关给芯片施加载荷的问题，使用温度胶将散热器直接附着到芯片变成可能(图二)。这个附着能力提供降低成本和改善芯片温度性能的机会。总的来说，陶瓷倒装芯片封装的机械与温度性能合可靠性得到相当的理解，焊锡疲劳寿命可以相当的准确性来预测。
 
图二、一个有散热器直接附着于芯片的倒装芯片封装，
散热器改变了封装的机械特性，因此改变球栅阵列(Ball-grid array)的可靠性。
　　有机芯片载体(Organic Chip Carrier)
　　对于有机芯片载体，封装的机械性能有实质性不同，导致许多另外的问题。典型的有机芯片载体温度膨胀系数(CTE)范围是15~20ppm。因此，芯片与芯片载体的不匹配比陶瓷的大得多，有必要对大多数的有机倒装芯片使用底部充胶。可是，当底部充胶在有机芯片载体应用中使用时，可能发生封装的高应力和大的弯曲。这些高应力在引线接合(wire-bonding)封装中是不会发生的，因为芯片不是象图三所示的那样完全耦合到芯片载体。主要的差别是，芯片对载体的耦合对封装的可靠性是必须的。可是，在引线接合的情况中，可能使用一层相当低模数的胶，因此实质上分离了芯片合芯片载体。
 
图三、典型的引线接合封装，芯片通过胶层附着于芯片载体。
芯片和载体不需要象再倒装芯片封装那样机械的接合
　　应力首先介入封装是在底部充胶的固化阶段。典型地，底部充胶可以在120~165°C固化，以该温度封装达到一个低应力情况。可是，随着温度减少到室温，在封装内建立相当大的残余应力。然后，该模块安装与卡上，焊锡在大约220°C凝固。最后，示应用情况而定，可能将散热器附着于芯片或盖板上，如果使用盖板的话(图二)。散热器是在胶的固化温度时机械地连结在芯片上，反过来，这改变封装的整个机械性能。该应用可能要求单面或双面模块安装到卡上，如图四所示意。随着微型旁通孔(micriovia)电路板和新型充胶材料的出现，倒装芯片从陶瓷转移到较低成本的有机芯片载体已经变得很实际了。
 
图四、一个倒装芯片封装的双面应用，结果造成封装上大得多的应力。
为制造设计(Design for Manufacturing)
　　在有机载体上的倒装芯片正找到许多新的应用，可能是一个稳定和可靠的技术。可是，理解设计参数和执行适当的可靠性模型是重要的。理解设计参数和建立潜在的失效机制的模型可导致稳定的结果和更少的时间花在机械式的试验上面，这最终导致更快地投入制造。
　　封装中总的高残余应力可能导致下列问题：
　　模型级(Module level)
　　* 芯片断裂：封装的高应力和弯曲可能引起芯片裂开。芯片开裂可以早在从充胶的固化过程冷却时观察到。当封装内的应力超过硅的强度时硅开裂将发生。裂缝可能源自于表面或边缘缺陷。硅的强度可能通过减少切片(dicing)缺陷和改进晶片(wafer)的表面情况来改善。
　　* 充胶从芯片钝化层的脱层：当界面的应力超过界面结构强度时将发生脱层。在进行底部充胶之前可能要求表面准备和清洁步骤。也可能有必要使用填充剂(coupler)来改善粘结。
　　* 底部充胶从芯片载体上的阻焊层(solder mask)脱层：问题与上一点类似。
　　* 芯片载体上阻焊层的脱层：如果封装内的应力超过钝化层对芯片载体树脂的界面强度，该界面将失效。可能有必要改善界面的粘合力。
　　* 芯片上钝化层的脱层：这种脱层很少发生，通过与充胶内的边缘缺陷有关，如小圆角或没有圆角。
　　* 热力胶从芯片或盖板的脱层：和阻焊层一样，如果应力超过界面强度，即会发生脱层。可能有必要表面清洁和使用填充剂来改进粘结性。
　　* 信号迹线和/或芯片载体内的电镀通孔的疲劳失效：这些疲劳失效取决于应用与设计。
　　* 充胶材料的开裂：如果材料内的应力超过材料的抗裂韧性，将发生开裂。
　　卡板装配级(Card-Assembly Level)
　　* 球栅阵列(BGA, ball-grid array)的早期疲劳：由于卡板与芯模之间的温度膨胀系数不匹配，在温度或电力循环下将发生这种疲劳。虽然芯片载体单独相当好地配合卡板，芯片模块可能在芯片装配和底部充胶固化之后，有效的温度膨胀系数(CTE)大大不同于卡板。这个问题可能对于双面应用更加恶化(图四)。在这种情况下，BGA内的应力可能高得多，因为卡板由于对称而不能与某个芯片模块弯曲。
　　* 散热器对热力胶界面的脱层：情况类似于盖板凳脱层。
　　* 芯片对热力胶界面的脱层。
结论
　　上面所叙述的所有问题和困难可以通过适当的设计和制造实践来消除或者减少。设计应该是由于芯片与载体之间耦合而增加应力的原因， 对设计的分析应该考虑应用条件的准确特性和装配的构造。制造过程应该注意高应力出现在这些封装中，它造成对任何表面污染的极度敏感性。可能需要特殊的清洁技术。可能需要测量技术来评估界面强度和界面污染。这些考虑、检查和测量，以及另外的工艺步骤可能造成额外的成本，并且可能失去效率。可是，随着不同的制造商和装配工厂提高其认识基础，许多这些问题和检查是可以被消除的。
References
1. The electronics industry report. (1998-1999). Prismark Partners Annual Report.
2. Niu, T.M., Sammakia, B., and Sathe, S. (1997). Void effect modeling of flip-chip encapsulation on ceramic substrates. Transactions of the ASME, IMECE. Seattle, WA.
3. Cotts, E.J., Driscoll, T., Guydosh, N.R., Lehmann, G., and Li, P. (1998). Underflow process for direct chip attachment packaging. IEEE CPMT 21,266.
　　Bahgat Sammakia, and Frank Andros are with the Integrated Engineering Electronics Center (IEEC) at the T.J. Watson School of Engineering, State University of New York at Binghamton, Binghamton, NY; (607) 777-4332. Ronald Gedney is with the National Electronics Manufacturing Initiative, Herndon, VA; (703) 834-2084..