追溯标准 IPC-7095, Design and Assembly Process Implementation for BGAs 《BGA的设计与装配工艺实施标准》的发展过程。

　　在1994年的表面贴装委员会(SMC, Surface Mount Council)的会议上，SMT标准的主题是首要的议程。新涌现出来的技术迫使讨论关于什么成为标准草案。这次会议显示，对新技术没有确定的标准。

　　会议参与者讨论了他们正使用的最新技术，诸如倒装片(flip chip)技术和芯片规模包装(CSP, chip scale packaging)。行业正在争论是否继续朝四周更密脚的元件方向走，因为 0.5 mm 不再足够。有些元件正准备使用 0.4, 0.3 和 0.25 mm。外形因素也使得增加输入/输出(I/O)要严重地影响到设计和连接导线的可布线性能。有人认为，阵列包装(array package)的前途更好。

　　增加元件的复杂性是SMT的推动因素。为保持包装尺寸小，引脚间隔减少到 1.27 和 0.63 mm。在非常大规模集成(VLSI, very large-scale integration)元件中，有源单元的增加，如 32 位微处理器，要求超过100个I/O和更紧密的引脚间隔。更紧密的可选引脚间距为 0.4, 0.3 和 0.25mm。尽管如此，阵列包装形式正成为受欢迎的高引出数(hgih-pin-count)元件。

　　阵列元件包装的出现使间距更加宽松。球栅阵列(BGA, ball grid array)的间距标准为 1.5, 1.25 和 1.0 mm。群集在一起的I/O允许更密集的输出模式，比密间距四周引脚元件具有更大的装配处理窗口。可是，板的通路孔布局要求更紧的要素控制。许多工业电子包装方案使用了用户芯片设计的元件，需求更多的I/O。用户设计的VLSI电路的复杂性增加了所要求的I/O数量。有些设计已经使用超过300个I/O端子。

　　一些四周引脚包装的多引脚数和更密间距引起了对包装类型对比装配复杂性的再思考。使用这些复杂元件的考虑关