芯片规模包装的主要推动力是对小型化的市场需求，特别是便携式电子产品。但是，不管该推动力有多大，新的技术总是需要时间获得接受，因为支持的基本设施需要开发。对CSP快速接受的三个最大障碍是成本、PCB技术和可制造性。本文简要描述一个用来调查研究可制造性的工程项目，它包括一个来自涉及这基本设施的各公司代表所组成的合作小组。对球栅阵列(BGA)包装的强烈接受建立了一个先例，在这个先例上面，该合作小组设计和制造了用来探讨将CSP技术溶合到制造中去的试验载体。由于成本和电路板技术都与真实的试验载体的设计有关，所以也作简要的讨论．
CSP技术趋势
    集成电路(IC)包装的功能是提供芯片上的接合片与PCB上的通孔或者附着焊盘的空间转化。在通孔(through一hole)包装的时代，外包装引脚的间距通常是l00一mils(2.54mm).表面贴装技术将周围引脚型包装的引脚间距推到0.5mm，现在是0.4mm。通过减少引脚间距到0.3mm来将包装密度提得更高，已经遇到了严重的阻力。用BGA技术，将周围引脚包装转换成面积排列，它提供豁然放松间距的一个新的替代方法。
    在过去二十到三十年里发展的各种包装中，揭示了一个不变的趋势：包装越来越难达到其空间转化的功能。我们可以进行一个比较，一边是使用双排引脚框，从芯片到板上大量的输出端数；另一边是采用塑料球栅阵列(PBGA)包装，基板上高密度的布线。
    CSP的出现带来甚至更大的困难。前面的包装提供从芯片模到外引脚的输出端数。可是，对于一个与芯片模相同尺寸的CSP，不存在包装内输出端的机会；相反，从接合焊盘到外部连接的输入端是必要的。甚至对一个比芯片模尺寸稍大的CSP，输出端可用的空间也十分有限。因此，多数CSP是通过非传统的方法，如柔性电路，构造的，因为引脚框和印刷电路基板是不能达到所要求的高布线密度。虽然包装内部的布线问题可通过构造方法解决，包装外的布线问题还是存在。